近日，上海科技大学信息科学与时刻学院后摩尔与集成系统中心多篇后果被2024年ACM/IEEE设想自动化外洋会议（ACM/IEEE Design and Automation Conference文爱 剧情，DAC）剿袭请托。DAC有起始60年的举办历史，是（芯片）电子设想自动化范围的艰巨学术会议，在半导体与集成电路设想范围有着深化影响。本届DAC将在好意思国旧金山召开。

基于空间疏淡性的神经收集体渲染算法的专用硬件加速器（ZeroTetris: A Spacial Feature Similarity-based Sparse MLP Engine for Neural Volume Rendering ）

神经收集体渲染（Neural Volume Rendering， NVR）是用于生成多视角高质地图片的新范式，连年来发展赶快。但NVR所需的大批狡计使其难以奏凯部署到现存的神经收集加速器上。洽商团队设想了一种期骗多层感知器矩阵中具有空间相通的疏淡性质来加速NVR算法的硬件——ZeroTetris。通逾期骗NVR算法中相邻采样点之间的疏淡性，ZeroTetris简略灵验地跳过激活层中与0考虑的狡计，从而擢升狡计效用并降拙劣耗。洽商东谈主员还对ZeroTetris进行了28nm工艺的逻辑详细、布局和布线等后端过程。仿果真验限度领略注解，与其他硬件加速器设想比拟，ZeroTetris在面积期骗率和能效方面推崇稀少。

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图1 ZeroTeris加速器设想

 

上海科技大学信息学院2023级博士生万浩川为论文第一作家文爱 剧情，信息学院虞晶怡西席和娄鑫西席为共同通信作家。洽商合营者还包括信息学院2020级本科生马霖杰、2023级博士生李安童、周平强西席。

 

基于设想规格感知与贝叶斯优化的SoC设想空间探索框架（Knowing The Spec to Explore The Design via Transformed Bayesian Optimization）

东谈主工智能时刻的蕃昌发展使得对硬件算力的需求爆炸式增长。片上系统（System-on-Chip，SoC）的设想空间探索（Design Space Exploration， DSE）旨在快速探索详细性能筹画优异的SoC微架构，从而加速设想周期，缩小芯片设想资本。本洽商建议了一种基于贝叶斯优化的SoC设想空间探索框架：通过设想专用的高斯过程回首模子与汇注函数，并皆集设想规格(Design Spec)中的信息加速探索稳当设想规格条目的微架构：基于开源RISC-V SoC与神经收集加速器平台Gemmini， 使用开源7纳米工艺库进行详细与仿真，部署多种大谈话模子以赢得微架构的各项评臆想划。与其他关节比拟，该框架不错更高效地探索设想空间，也更稳当执行的芯片设想场景。

 

图2 设想空间探索算法过程与部分实验限度

 

信息学院2022级硕士洽商生骆东迩与浙江大学洽商员孙奇为共同第一作家，耿浩西席为通信作家，上海科技大学为第一完成单元。合营者还包括信息学院2023级硕士洽商生李炘恒、香港汉文大学博士洽商生白晨与余备西席。

 

一种基于模拟分叉算法的高性能随即狡计伊辛机完了（A High-Performance Stochastic Simulated Bifurcation Ising Machine）

组合优化问题是最优化问题中的一类，用于找到一组翻脸变量组合中的最优解，在诸多行业都有平时的应用，可用于惩办任务诊治、阶梯绸缪、芯片布局等问题。伊辛机(Ising machines)在惩办组合优化问题时具有较高性能（polynomial time），近期受到更多温雅。相较基于物理模子的伊辛机完了（如量子狡计机等），基于模拟狡计模子的伊辛机具有狡计精度更高、可求解问题限制更大等上风。但其对狡计资源需求较高。为了保执其求解性能并缩小硬件支拨，洽商东谈主员设想了定制化的高性能随即狡计伊辛机求解系统，并在一个最大割问题上进行了考证。实验限度标明，所设想的随即狡计伊辛机在得到接近最优解的情况下，可兼顾狡计性能与硬件支拨。比拟现在已有的伊辛机完了，本洽商设想撑执宽阔问题求解，潜在应用范围更广，且硬件支拨更小。

 

图3 基于模拟分叉算法的随即狡计伊辛机架构模子

 

信息学院2021级硕士洽商生张泓桥、2023级硕士洽商生余正坤分列第二、第三作家，承担了设想的软硬件仿真文爱 剧情，刘念念廷西席为通信作家。合营者还包括加拿大阿尔伯塔大学博士洽商生张婷婷与韩杰西席。